SK海力士副社长展望：存储控制器2至3年内采用Chiplet技术革新

8月27日消息，SK海力士副总裁文起一在最近的学术会议中发表前瞻性见解，预示着Chiplet芯粒技术预计在未来2至3年内，将实质性地融入DRAM和NAND存储产品的开发之中，这一论断引起了业界的广泛关注，标志着存储技术即将迎来又一革新阶段。

并非所有存储产品控制器功能都需要使用先进工艺，采用 Chiplet 设计可将对工艺要求较低的功能模块剥离到成本更低的成熟制程芯粒上，在不影响功能实现的同时大幅降低成本。

SK 海力士正在内部开发 Chiplet 技术，该企业不仅加入了 UCIe 产业联盟，也已于 2023 年在全球范围内申请注册了用于 Chiplet 技术的 MOSAIC 商标。

文起一在本次会议上还表示，用于连接 HBM 内存各层裸片的新兴工艺混合键合目前面临诸多挑战，但该工艺仍将是未来方向。

混合键合对 CMP（化学机械抛光）加工步骤提出了更高精细度要求；此外封装加工引起的碎屑污染问题也对 HBM 内存的良率造成明显影响。

SK海力士HBM技术跃进：堆叠层数壁垒打破，MR-MUF与混合键合封装技术引领创新

9月4日消息，SK海力士的封装研发副社长李康旭博士于9月3日在“2024年异构集成全球峰会”上，做了题为“迎接AI时代：HBM内存与尖端封装技术的发展”的主题演讲。他透露，SK海力士正致力于16层HBM4内存的研发，预示着存储技术向更高密度与更高速度的飞跃，以应对人工智能应用的严苛需求。

Lee 在演讲中强调异构集成技术（封装不同工艺的半导体芯片）重要性日益凸显，通过合理利用该技术，海力士将进一步提高第 6 代 HBM4 产品（计划明年产量）的性能。

目前的 8 层和 12 层 HBM3E 每秒可处理超过 1.18TB （太字节）的数据，并支持高达 36GB 的容量。HBM4 将提供 12 层和 16 层产品，最大容量为 48GB，数据处理速度超过每秒 1.65TB。

Lee 表示：“通过在 HBM4 的基础芯片上应用逻辑工艺，我们预计性能和能效都将得到提升”。

SK Hynix 和台积电正在合作开发 HBM4，计划于 2025 年量产。开发的关键是使用台积电的 5 纳米工艺来创建 HBM4 封装底部的基底芯片。

HBM 是在基底芯片上堆叠多个 DRAM，并使用 TSV（硅通孔）技术将它们垂直连接起来。基底芯片连接到 GPU（图形处理单元）并控制 HBM 的性能。

Lee 还强调了 SK Hynix 采用的先进 MR-MUF 技术的优势。MR-MUF 封装技术可实现低粘合压力和温度应用以及批量热处理，与其他工艺相比，在散热方面具有 30% 以上的性能优势。

援引他的演讲内容：“我们正在为 16 层产品准备先进的 MR-MUF 和混合键合（Hybrid Bonding）方法，并计划选择满足客户需求的最佳方法”。

SK 海力士目前正在利用 MR-MUF 技术批量生产 HBM3 和 HBM3E 8 层产品，并利用先进的 MR-MUF 技术批量生产 12 层产品，HBM4 12 层产品也将使用同款技术，这些产品计划于明年下半年出货。此外，SK Hynix 还在为 HBM4 之后的第七代 HBM4E 做准备。

SK海力士M16晶圆厂扩产在即，DRAM内存产能预计跃升18%

8月14日消息，SK海力士已作出战略举措，向其上游设备供应商下达了关键生产设备的订单，旨在增强M16晶圆厂的生产能力，特别是针对高带宽内存（HBM）及通用DRAM内存。这一举动预期将扩大其在内存市场的供应能力，满足不断增长的高性能计算和数据中心领域的需求。

注：SK 海力士 M16 晶圆厂位于韩国京畿道利川市，目前拥有每月约 10 万片 12 英寸晶圆的 DRAM 产能。

两家韩媒对具体扩产幅度的报道略有差异：《首尔经济日报》认为是至少每月 7 万片晶圆，也提到了每月 8 万片；有媒体则认为是每月 8 万~10 万片晶圆。

分析机构 Omdia 此前预估，SK 海力士 DRAM 内存产能将于本季度达到每月 44 万片晶圆，以每月 8 万片的扩产幅度计算，相当整体产能的 18.2%。

不同于在平泽工厂拥有大量空置面积的三星，SK 海力士在 2025 年 11 月清州 M15X 晶圆厂竣工量产前提升 DRAM 产能的唯二手段是充分利用利川 M16、M14 两厂的剩余空间与升级制程。

SK 海力士目标最早在本月完成下代 1c nm DRAM 内存的实验室测试，2025 年二季度启动 1c nm DRAM 试产，明年底在清州 M16 工厂启动相应设备安装。