台积电CEO魏哲家坦言CoWoS封装挑战，预估2025年有望舒缓AI高端芯片供需紧绷状况

7月19日消息，在最近的2024第二季度财报电话会议中，台积电CEO魏哲家指出，直至2025年至2026年期间，公司预期其先进的芯片供应链紧张状况将逐步得到缓和，最终实现供需状况的稳定与平衡。

台积电前董事长刘德音曾在 2023 年 9 月预测，公司 AI 芯片短缺问题将会在 2024 年结束，并表示导致供应紧张的主要问题并非芯片本身，而是封装。

魏哲家强调 CoWoS 封装依然限制芯片供应的最大瓶颈，他表示：“从去年到今年，我们已经将 CoWoS 的产能提高了一倍多，明年公司的产能可能会再提高一倍”。

魏哲家表示为了缓解先进芯片供应紧张问题，台积电正在与海外合作伙伴合作，以增加供应。注：台积电正在美国亚利桑那州和日本熊本县建厂，资金来自合作伙伴投资者或政府补贴。

台积电A14P制程蓄势待发：2028年预计引入High NA EUV光刻革新

近日消息，台积电预计将于2028年在其A14P制程技术中集成最新的High NA EUV光刻技术，这一革新之举预示着半导体制造领域将迎来又一重要里程碑。

台积电目前正式公布的最先进制程为 A16，该工艺将支持背面供电网络（BSPDN），定于 2026 下半年量产。从目前消息来看，在 A16 上台积电仍将采用传统的 Low NA (0.33NA) EUV 光刻机。

台媒在报道中表示，台积电在 A16 后的下一代工艺 A14 预计于 2026 上半年进入风险试产阶段，最快 2027 年三季度量产，该节点的主力光刻设备仍将是 ASML 的 NXE:3800E Low NA EUV 机台。

而在 A14 改进版 A14P 中，台积电有望正式启用 High NA EUV 光刻技术，该节点在时间上大致落在 2028 年。

台积电将在 2030 年后进入 A10 等更先进世代，届时会全面导入 High NA EUV 技术，进一步改进制程技术的成本与效能。

报道还提到，台积电已完成量产用 ASML High NA EUV 光刻机的首阶段采购。

而在研发用机台方面，ASML 此前已经披露，将在 2024 年内交付台积电的首台 High NA EUV 光刻机，价值达 3.8 亿美元（当前约 27.62 亿元人民币）。

台积电的先进代工竞争对手中，英特尔明确将在 Intel A14 节点使用 High NA 光刻；三星电子虽早已向 ASML 下单 High NA EUV 光刻机但未明确何时启用；Rapidus 的 High NA 节点至少也要等到 2nm 后。

台积电审慎考量High NA EUV光刻机引入，应用时程尚未敲定

近日消息，台积电预计将于2028年在其A14P制程技术中集成High NA EUV（极紫外光刻）技术，这一革新举措标志着半导体制造领域的重要进步，将极大提升芯片的性能与能效。

对此，台积电海外营运资深副总经理暨副共同营运长张晓强表示，仍在评估 High NA EUV 应用于未来制程节点的成本效益与可扩展性，目前采用时间未定。

上个月，ASML 透露将在 2024 年内向台积电交付首台 High NA EUV 光刻机，价值达 3.8 亿美元（当前约 27.6 亿元人民币）。

在此之前，ASML 已于 2023 年 12 月向英特尔开始交付全球首台 High NA EUV 光刻机 TWINSCAN EXE:5000 的首批模块，并已于今年 4 月 18 日完成组装。

ASML 表示，这台光刻机重量高达 150 吨，相当于两架空中客车 A320 客机，全套系统需要 43 个货运集装箱内的 250 个货箱来装运，一开始预计需要 250 名工程人员、历时 6 个月才能完成安装。

资料显示，ASML 的第一代 High NA EUV（EXE:5000）分辨率达 8nm，可以实现比现有 EUV 光刻机小 1.7 倍物理特征的微缩，从将单次曝光的晶体管密度提高 2.9 倍，可以使芯片制造商能够简化其制造流程。据介绍，EXE:5000 每小时可印刻 185 个以上的晶圆，而且 ASML 还制定了到 2025 年提高到每小时 220 片晶圆的计划。

也就是说，ASML 第一代 High NA EUV 并不是专门用于芯片量产的机型，而是用于尖端工艺的开发和验证；其第二代 High NA EUV 光刻机才是主要面向于尖端制程量产的光刻系统。值得一提的是，英特尔此前已宣布将率先采用 ASML 第二代 High NA EUV——TWINSCAN EXE:5200B 系统。